embedded field programmable gate array (eFPGA) hard IP

Description

Das Fraunhofer IIS/EAS ist auf der Suche nach einer Embedded Field Programmable Gate Array (eFPGA) Hard IP. Die IP muss für die TSMC 16FFC Technologie entwickelt werden. Das Fraunhofer IIS/EAS sucht außerdem nach einer Hochleistungslösung, d.h. einer Taktrate von mehr als 500 MHz für den OpenCores Benchmark. Lot 1: Das Fraunhofer IIS/EAS ist auf der Suche nach einer Embedded Field Programmable Gate Array (eFPGA) Hard IP. Die IP muss für die TSMC 16FFC Technologie entwickelt werden. Das Fraunhofer IIS/EAS sucht außerdem nach einer Hochleistungslösung, d.h. einer Taktrate von mehr als 500 MHz für den OpenCores Benchmark. Die IP muss innerhalb der TSMC 16FFC-Technologie in einem Metallstapel implementiert werden 1P13M_2Xa1Xd_H_3Xe_VHV_2Y_2YY_2R. Basierend auf den Anforderungen entwickeln Fraunhofer und der eFPGA-Anbieter die am besten geeignete Lösung für die eFPGA-Konfiguration. Übersetzt mit www.DeepL.com/Translator (kostenlose Version)